L’essor considérable de la technologie CMOS a permis l’accroissement de la densité d’intégration selon la loi de Moore. Cependant, la poursuite de cette évolution est en voie de ralentissement dû aux contraintes physiques et économiques. En particulier, une réduction importante des rendements de fabrication des systèmes sur puce (SoC) est observée. Elle s’accompagne de coûts de fabrication très importants.
Ce changement induit un bouleversement des pratiques de conception. Les concepteurs ne doivent plus raisonner en termes de circuits seulement bons ou mauvais après test de production. Le défi devient alors de pouvoir utiliser un maximum de circuits tout en tolérant des défauts physiques présents en leur sein. La réponse à ce défi aura des répercussions sur les modèles des dispositifs, l’architecture, la sûreté de fonctionnement, la sécurité et les outils de CAO.
Les circuits reconfigurables de type FPGA connaissent un succès croissant car leur performance et leur capacité d’intégrer des applications très complexes ont directement bénéficié de l’évolution technologique. Ces circuits accroissent en permanence leur part de marché relativement aux ASIC.
Les partenaires de ce projet unissent leurs compétences pour étudier une nouvelle architecture FPGA à base de SRAM tolérante aux défauts physiques.